# mmxsrup/axi4-interface

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mmxsrup/axi4-interface, dépôt open source à 109 étoiles sur GitHub. Carte Prototype de RepoMasters. AXI4 and AXI4-Lite interface definitions

| Champ | Valeur |
| --- | --- |
| Propriétaire | [mmxsrup](https://repo.masters-masters.com/owners/mmxsrup) |
| Étoiles | 109 |
| Forks | 28 |
| Langage | [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) |
| Licence | GPL-3.0 |
| Création | 2019 |
| Sujets | axi4, axi4-lite, fpga, systemverilog, axi4-stream |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [mmxsrup/axi4-interface](https://github.com/mmxsrup/axi4-interface) |

## Fiche du dépôt

AXI4 and AXI4-Lite interface definitions

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## D’autres dépôts SystemVerilog

- [trivialmips/TrivialMIPS · ★ 110 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/trivialmips/TrivialMIPS)
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- [Weiyet/MakerCode\_RTLChallenge · ★ 109 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/Weiyet/MakerCode_RTLChallenge)
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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.