# openhwfoundation/cva5

<https://repo.masters-masters.com/repos/openhwfoundation/cva5>

[Accueil](https://repo.masters-masters.com/) › [openhwfoundation](https://repo.masters-masters.com/owners/openhwfoundation) › [cva5](https://repo.masters-masters.com/repos/openhwfoundation/cva5)

openhwfoundation/cva5, dépôt open source à 140 étoiles sur GitHub. Carte Prototype de RepoMasters. The CORE-V CVA5 is an Application class 5-stage RISC-V CPU…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [openhwfoundation](https://repo.masters-masters.com/owners/openhwfoundation) |
| Étoiles | 140 |
| Forks | 36 |
| Langage | [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) |
| Licence | Apache-2.0 |
| Création | 2022 |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [openhwfoundation/cva5](https://github.com/openhwfoundation/cva5) |

## Fiche du dépôt

The CORE-V CVA5 is an Application class 5-stage RISC-V CPU specifically targetting FPGA implementations.

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de openhwfoundation

- [openhwfoundation/cva6 · ★ 3 183 · Assembly · RC](https://repo.masters-masters.com/repos/openhwfoundation/cva6)
- [openhwfoundation/cv32e40p · ★ 1 317 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/openhwfoundation/cv32e40p)
- [openhwfoundation/core-v-verif · ★ 737 · Assembly · Bêta](https://repo.masters-masters.com/repos/openhwfoundation/core-v-verif)
- [openhwfoundation/cvw · ★ 659 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/openhwfoundation/cvw)
- [openhwfoundation/cvfpu · ★ 648 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/openhwfoundation/cvfpu)
- [openhwfoundation/core-v-cores · ★ 380 · Alpha](https://repo.masters-masters.com/repos/openhwfoundation/core-v-cores)

## D’autres dépôts SystemVerilog

- [chipsalliance/uvm-verilator · ★ 143 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/chipsalliance/uvm-verilator)
- [pulp-platform/register\_interface · ★ 141 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/pulp-platform/register_interface)
- [marcoz001/axi-uvm · ★ 140 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/marcoz001/axi-uvm)
- [MiSTer-devel/C64\_MiSTer · ★ 139 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/MiSTer-devel/C64_MiSTer)
- [microsoft/cheriot-ibex · ★ 138 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/microsoft/cheriot-ibex)
- [ZcashFoundation/zcash-fpga · ★ 135 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/ZcashFoundation/zcash-fpga)

---
Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.
