# openhwfoundation/cvw

<https://repo.masters-masters.com/repos/openhwfoundation/cvw>

[Accueil](https://repo.masters-masters.com/) › [openhwfoundation](https://repo.masters-masters.com/owners/openhwfoundation) › [cvw](https://repo.masters-masters.com/repos/openhwfoundation/cvw)

openhwfoundation/cvw, dépôt open source à 659 étoiles sur GitHub. Carte Alpha de RepoMasters. CORE-V Wally is a configurable RISC-V Processor associated with…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [openhwfoundation](https://repo.masters-masters.com/owners/openhwfoundation) |
| Étoiles | 659 |
| Forks | 594 |
| Langage | [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) |
| Licence | Aucune |
| Création | 2021 |
| Rang | [Alpha (250 à 699 ★)](https://repo.masters-masters.com/ranks/b_movie) |
| Voir sur GitHub | [openhwfoundation/cvw](https://github.com/openhwfoundation/cvw) |

## Fiche du dépôt

CORE-V Wally is a configurable RISC-V Processor associated with RISC-V System-on-Chip Design textbook. Contains a 5-stage pipeline, support for A, B, C, D, F, M and Q extensions, and optional caches, BP, FPU, VM/MMU, AHB, RAMs, and peripherals.

Rang des dépôts qui ont 250 à 699 ★ sur GitHub. Probabilité publiée par carte tirée : 20 %. Rareté : Peu commune.

## Autres dépôts de openhwfoundation

- [openhwfoundation/cva6 · ★ 3 185 · Assembly · RC](https://repo.masters-masters.com/repos/openhwfoundation/cva6)
- [openhwfoundation/cv32e40p · ★ 1 319 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/openhwfoundation/cv32e40p)
- [openhwfoundation/core-v-verif · ★ 738 · Assembly · Bêta](https://repo.masters-masters.com/repos/openhwfoundation/core-v-verif)
- [openhwfoundation/cvfpu · ★ 648 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/openhwfoundation/cvfpu)
- [openhwfoundation/core-v-cores · ★ 380 · Alpha](https://repo.masters-masters.com/repos/openhwfoundation/core-v-cores)
- [openhwfoundation/force-riscv · ★ 321 · C++ · Alpha](https://repo.masters-masters.com/repos/openhwfoundation/force-riscv)

## D’autres dépôts SystemVerilog

- [projf/projf-explore · ★ 799 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/projf/projf-explore)
- [hwayne/lets-prove-leftpad · ★ 758 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/hwayne/lets-prove-leftpad)
- [bespoke-silicon-group/basejump\_stl · ★ 692 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/bespoke-silicon-group/basejump_stl)
- [raysalemi/uvmprimer · ★ 658 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/raysalemi/uvmprimer)
- [openhwfoundation/cvfpu · ★ 648 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/openhwfoundation/cvfpu)
- [trivialmips/nontrivial-mips · ★ 609 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/trivialmips/nontrivial-mips)

---
Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.