# osresearch/spispy

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osresearch/spispy, dépôt open source à 416 étoiles sur GitHub. Carte Alpha de RepoMasters. An open source SPI flash emulator and monitor Langage : Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [osresearch](https://repo.masters-masters.com/owners/osresearch) |
| Étoiles | 416 |
| Forks | 47 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Aucune |
| Création | 2019 |
| Rang | [Alpha (250 à 699 ★)](https://repo.masters-masters.com/ranks/b_movie) |
| Voir sur GitHub | [osresearch/spispy](https://github.com/osresearch/spispy) |

## Fiche du dépôt

An open source SPI flash emulator and monitor

Rang des dépôts qui ont 250 à 699 ★ sur GitHub. Probabilité publiée par carte tirée : 20 %. Rareté : Peu commune.

## Autres dépôts de osresearch

- [osresearch/hcpy · ★ 526 · Python · Alpha](https://repo.masters-masters.com/repos/osresearch/hcpy)
- [osresearch/airbreak · ★ 337 · Assembly · Alpha](https://repo.masters-masters.com/repos/osresearch/airbreak)
- [osresearch/papercraft · ★ 307 · C · Alpha](https://repo.masters-masters.com/repos/osresearch/papercraft)
- [osresearch/LEDscape · ★ 288 · C · Alpha](https://repo.masters-masters.com/repos/osresearch/LEDscape)
- [osresearch/safeboot · ★ 285 · Shell · Alpha](https://repo.masters-masters.com/repos/osresearch/safeboot)
- [osresearch/esp32-ttgo · ★ 159 · Prototype](https://repo.masters-masters.com/repos/osresearch/esp32-ttgo)

## D’autres dépôts Verilog

- [ZipCPU/sdspi · ★ 425 · Verilog · Alpha](https://repo.masters-masters.com/repos/ZipCPU/sdspi)
- [XUANTIE-RV/openc906 · ★ 425 · Verilog · Alpha](https://repo.masters-masters.com/repos/XUANTIE-RV/openc906)
- [efabless/caravel · ★ 417 · Verilog · Alpha](https://repo.masters-masters.com/repos/efabless/caravel)
- [Nitcloud/Digital-IDE · ★ 403 · Verilog · Alpha](https://repo.masters-masters.com/repos/Nitcloud/Digital-IDE)
- [NetFPGA/netfpga · ★ 395 · Verilog · Alpha](https://repo.masters-masters.com/repos/NetFPGA/netfpga)
- [LeiWang1999/ZYNQ-NVDLA · ★ 395 · Verilog · Alpha](https://repo.masters-masters.com/repos/LeiWang1999/ZYNQ-NVDLA)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.
