# pConst/basic\_verilog

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pConst/basic\_verilog, dépôt open source à 2 030 étoiles sur GitHub. Carte RC de RepoMasters. Must-have verilog systemverilog modules Langage : Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [pConst](https://repo.masters-masters.com/owners/pConst) |
| Étoiles | 2 030 |
| Forks | 423 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Aucune |
| Création | 2015 |
| Sujets | fpga, delay, debounce, encoder, xilinx, altera, verilog, fifo, tcl, spi-master |
| Rang | [RC (2 000 à 4 999 ★)](https://repo.masters-masters.com/ranks/blockbuster) |
| Voir sur GitHub | [pConst/basic\_verilog](https://github.com/pConst/basic_verilog) |

## Fiche du dépôt

Must-have verilog systemverilog modules

Rang des dépôts qui ont 2 000 à 4 999 ★ sur GitHub. Probabilité publiée par carte tirée : 3 %. Rareté : Épique.

## D’autres dépôts Verilog

- [nvdla/hw · ★ 2 195 · Verilog · RC](https://repo.masters-masters.com/repos/nvdla/hw)
- [alexforencich/verilog-axi · ★ 2 168 · Verilog · RC](https://repo.masters-masters.com/repos/alexforencich/verilog-axi)
- [XUANTIE-RV/wujian100\_open · ★ 2 031 · Verilog · RC](https://repo.masters-masters.com/repos/XUANTIE-RV/wujian100_open)
- [riscv-mcu/e203\_hbirdv2 · ★ 1 967 · Verilog · Bêta](https://repo.masters-masters.com/repos/riscv-mcu/e203_hbirdv2)
- [olofk/serv · ★ 1 912 · Verilog · Bêta](https://repo.masters-masters.com/repos/olofk/serv)
- [ufrisk/pcileech-fpga · ★ 1 848 · Verilog · Bêta](https://repo.masters-masters.com/repos/ufrisk/pcileech-fpga)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.