# peilin-chen/Zhulong-RISCV-CPU

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peilin-chen/Zhulong-RISCV-CPU, dépôt open source à 148 étoiles sur GitHub. Carte Prototype de RepoMasters. CPU Design Based on RISCV ISA Langage : Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [peilin-chen](https://repo.masters-masters.com/owners/peilin-chen) |
| Étoiles | 148 |
| Forks | 25 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | MIT |
| Création | 2024 |
| Sujets | integrated-circuits, processor-design |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [peilin-chen/Zhulong-RISCV-CPU](https://github.com/peilin-chen/Zhulong-RISCV-CPU) |

## Fiche du dépôt

CPU Design Based on RISCV ISA

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## D’autres dépôts Verilog

- [michaelehab/AES-Verilog · ★ 149 · Verilog · Prototype](https://repo.masters-masters.com/repos/michaelehab/AES-Verilog)
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- [geohot/gpunoob · ★ 148 · Verilog · Prototype](https://repo.masters-masters.com/repos/geohot/gpunoob)
- [openpower-cores/a2o · ★ 147 · Verilog · Prototype](https://repo.masters-masters.com/repos/openpower-cores/a2o)
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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.