# pulp-platform/axi

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pulp-platform/axi, dépôt open source à 1 743 étoiles sur GitHub. Carte Bêta de RepoMasters. AXI SystemVerilog synthesizable IP modules and verification…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [pulp-platform](https://repo.masters-masters.com/owners/pulp-platform) |
| Étoiles | 1 743 |
| Forks | 378 |
| Langage | [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) |
| Licence | Aucune |
| Création | 2018 |
| Sujets | axi, axi4, axi4-lite, systemverilog, hardware, network-on-chip, asic, fpga, rtl, ip |
| Rang | [Bêta (700 à 1 999 ★)](https://repo.masters-masters.com/ranks/box_office) |
| Voir sur GitHub | [pulp-platform/axi](https://github.com/pulp-platform/axi) |

## Fiche du dépôt

AXI SystemVerilog synthesizable IP modules and verification infrastructure for high-performance on-chip communication

Rang des dépôts qui ont 700 à 1 999 ★ sur GitHub. Probabilité publiée par carte tirée : 6 %. Rareté : Rare.

## Autres dépôts de pulp-platform

- [pulp-platform/pulpino · ★ 1 073 · C · Bêta](https://repo.masters-masters.com/repos/pulp-platform/pulpino)
- [pulp-platform/common\_cells · ★ 813 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/pulp-platform/common_cells)
- [pulp-platform/pulp-dronet · ★ 629 · C · Alpha](https://repo.masters-masters.com/repos/pulp-platform/pulp-dronet)
- [pulp-platform/pulp · ★ 572 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/pulp-platform/pulp)
- [pulp-platform/ara · ★ 561 · C · Alpha](https://repo.masters-masters.com/repos/pulp-platform/ara)
- [pulp-platform/pulpissimo · ★ 501 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/pulp-platform/pulpissimo)

## D’autres dépôts SystemVerilog

- [verilator/verilator · ★ 4 049 · SystemVerilog · RC](https://repo.masters-masters.com/repos/verilator/verilator)
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- [lowRISC/ibex · ★ 2 148 · SystemVerilog · RC](https://repo.masters-masters.com/repos/lowRISC/ibex)
- [aws/aws-fpga · ★ 1 691 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/aws/aws-fpga)
- [itsfrank/MinecraftHDL · ★ 1 596 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/itsfrank/MinecraftHDL)
- [hughperkins/VeriGPU · ★ 1 400 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/hughperkins/VeriGPU)

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Données : GitHub · Illustration : image publique du projet, pixelisée par RepoMasters.