# pulp-platform/cheshire

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pulp-platform/cheshire, dépôt open source à 385 étoiles sur GitHub. Carte Alpha de RepoMasters. A minimal Linux-capable 64-bit RISC-V SoC built around CVA6

| Champ | Valeur |
| --- | --- |
| Propriétaire | [pulp-platform](https://repo.masters-masters.com/owners/pulp-platform) |
| Étoiles | 385 |
| Forks | 126 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Aucune |
| Création | 2022 |
| Sujets | fpga, riscv, rtl-design, simulation, systemverilog, asic |
| Rang | [Alpha (250 à 699 ★)](https://repo.masters-masters.com/ranks/b_movie) |
| Voir sur GitHub | [pulp-platform/cheshire](https://github.com/pulp-platform/cheshire) |

## Fiche du dépôt

A minimal Linux-capable 64-bit RISC-V SoC built around CVA6

Rang des dépôts qui ont 250 à 699 ★ sur GitHub. Probabilité publiée par carte tirée : 20 %. Rareté : Peu commune.

## Autres dépôts de pulp-platform

- [pulp-platform/axi · ★ 1 745 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/pulp-platform/axi)
- [pulp-platform/pulpino · ★ 1 074 · C · Bêta](https://repo.masters-masters.com/repos/pulp-platform/pulpino)
- [pulp-platform/common\_cells · ★ 814 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/pulp-platform/common_cells)
- [pulp-platform/pulp-dronet · ★ 630 · C · Alpha](https://repo.masters-masters.com/repos/pulp-platform/pulp-dronet)
- [pulp-platform/pulp · ★ 573 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/pulp-platform/pulp)
- [pulp-platform/ara · ★ 562 · C · Alpha](https://repo.masters-masters.com/repos/pulp-platform/ara)

## D’autres dépôts Verilog

- [Arlet/verilog-6502 · ★ 391 · Verilog · Alpha](https://repo.masters-masters.com/repos/Arlet/verilog-6502)
- [stffrdhrn/sdram-controller · ★ 389 · Verilog · Alpha](https://repo.masters-masters.com/repos/stffrdhrn/sdram-controller)
- [ridecore/ridecore · ★ 387 · Verilog · Alpha](https://repo.masters-masters.com/repos/ridecore/ridecore)
- [abdelazeem201/Systolic-array-implementation-in-RTL-for-TPU · ★ 383 · Verilog · Alpha](https://repo.masters-masters.com/repos/abdelazeem201/Systolic-array-implementation-in-RTL-for-TPU)
- [viduraakalanka/HDL-Bits-Solutions · ★ 379 · Verilog · Alpha](https://repo.masters-masters.com/repos/viduraakalanka/HDL-Bits-Solutions)
- [nandland/nandland · ★ 377 · Verilog · Alpha](https://repo.masters-masters.com/repos/nandland/nandland)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.