# pulp-platform/hero

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pulp-platform/hero, dépôt open source à 113 étoiles sur GitHub. Carte Prototype de RepoMasters. Heterogeneous Research Platform (HERO) for exploration of…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [pulp-platform](https://repo.masters-masters.com/owners/pulp-platform) |
| Étoiles | 113 |
| Forks | 30 |
| Langage | [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) |
| Licence | Aucune |
| Création | 2020 |
| Sujets | computer-architecture, heterogeneous-computing, heterogeneous-parallel-programming, many-core-architectures, shared-memory, openmp-offloading, openmp-parallelization, iommu, unified-virtual-memory, riscv |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [pulp-platform/hero](https://github.com/pulp-platform/hero) |

## Fiche du dépôt

Heterogeneous Research Platform (HERO) for exploration of heterogeneous computers consisting of programmable many-core accelerators and an application-class host CPU, including full-stack software and hardware.

Archivé : ce dépôt n’évolue plus

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de pulp-platform

- [pulp-platform/axi · ★ 1 743 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/pulp-platform/axi)
- [pulp-platform/pulpino · ★ 1 073 · C · Bêta](https://repo.masters-masters.com/repos/pulp-platform/pulpino)
- [pulp-platform/common\_cells · ★ 813 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/pulp-platform/common_cells)
- [pulp-platform/pulp-dronet · ★ 629 · C · Alpha](https://repo.masters-masters.com/repos/pulp-platform/pulp-dronet)
- [pulp-platform/pulp · ★ 572 · SystemVerilog · Alpha](https://repo.masters-masters.com/repos/pulp-platform/pulp)
- [pulp-platform/ara · ★ 561 · C · Alpha](https://repo.masters-masters.com/repos/pulp-platform/ara)

## D’autres dépôts SystemVerilog

- [chili-chips-ba/openCologne-PCIE · ★ 115 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/chili-chips-ba/openCologne-PCIE)
- [nand2mario/z8086 · ★ 114 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/nand2mario/z8086)
- [chili-chips-ba/openPCIE · ★ 113 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/chili-chips-ba/openPCIE)
- [mole99/greyhound-ihp · ★ 112 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/mole99/greyhound-ihp)
- [Verdvana/AXI4\_Interconnect · ★ 111 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/Verdvana/AXI4_Interconnect)
- [ttchisholm/10g-low-latency-ethernet · ★ 111 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/ttchisholm/10g-low-latency-ethernet)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.