# risclite/R8051

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risclite/R8051, dépôt open source à 209 étoiles sur GitHub. Carte Prototype de RepoMasters. 8051 soft CPU core. 700-lines statements for 111 instructions…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [risclite](https://repo.masters-masters.com/owners/risclite) |
| Étoiles | 209 |
| Forks | 54 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Apache-2.0 |
| Création | 2014 |
| Sujets | cpu, 8bit, tiny, verilog |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [risclite/R8051](https://github.com/risclite/R8051) |

## Fiche du dépôt

8051 soft CPU core. 700-lines statements for 111 instructions . Fully synthesizable Verilog-2001 core.

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de risclite

- [risclite/SuperScalar-RISCV-CPU · ★ 239 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/risclite/SuperScalar-RISCV-CPU)

## D’autres dépôts Verilog

- [ultraembedded/riscv\_soc · ★ 213 · Verilog · Prototype](https://repo.masters-masters.com/repos/ultraembedded/riscv_soc)
- [zach0zhang/Single\_instruction\_cycle\_OpenMIPS · ★ 210 · Verilog · Prototype](https://repo.masters-masters.com/repos/zach0zhang/Single_instruction_cycle_OpenMIPS)
- [Juniper/open-register-design-tool · ★ 209 · Verilog · Prototype](https://repo.masters-masters.com/repos/Juniper/open-register-design-tool)
- [strigeus/fpganes · ★ 208 · Verilog · Prototype](https://repo.masters-masters.com/repos/strigeus/fpganes)
- [randyrossi/vicii-kawari · ★ 205 · Verilog · Prototype](https://repo.masters-masters.com/repos/randyrossi/vicii-kawari)
- [Lichee-Pi/Tang\_E203\_Mini · ★ 204 · Verilog · Prototype](https://repo.masters-masters.com/repos/Lichee-Pi/Tang_E203_Mini)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.