# riscv-mcu/e203\_hbirdv2

<https://repo.masters-masters.com/repos/riscv-mcu/e203_hbirdv2>

[Accueil](https://repo.masters-masters.com/) › [riscv-mcu](https://repo.masters-masters.com/owners/riscv-mcu) › [e203\_hbirdv2](https://repo.masters-masters.com/repos/riscv-mcu/e203_hbirdv2)

riscv-mcu/e203\_hbirdv2, dépôt open source à 1 973 étoiles sur GitHub. Carte Bêta de RepoMasters. The Ultra-Low Power RISC-V Core Langage : Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [riscv-mcu](https://repo.masters-masters.com/owners/riscv-mcu) |
| Étoiles | 1 973 |
| Forks | 432 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Apache-2.0 |
| Création | 2020 |
| Sujets | risc-v, riscv, fpga, hummingbird, nuclei, soc, e203, china, verilog, low-power |
| Rang | [Bêta (700 à 1 999 ★)](https://repo.masters-masters.com/ranks/box_office) |
| Voir sur GitHub | [riscv-mcu/e203\_hbirdv2](https://github.com/riscv-mcu/e203_hbirdv2) |

## Fiche du dépôt

The Ultra-Low Power RISC-V Core

Rang des dépôts qui ont 700 à 1 999 ★ sur GitHub. Probabilité publiée par carte tirée : 6 %. Rareté : Rare.

## Autres dépôts de riscv-mcu

- [riscv-mcu/hbird-sdk · ★ 181 · C · Prototype](https://repo.masters-masters.com/repos/riscv-mcu/hbird-sdk)
- [riscv-mcu/GD32VF103\_Firmware\_Library · ★ 134 · C · Prototype](https://repo.masters-masters.com/repos/riscv-mcu/GD32VF103_Firmware_Library)

## D’autres dépôts Verilog

- [alexforencich/verilog-axi · ★ 2 168 · Verilog · RC](https://repo.masters-masters.com/repos/alexforencich/verilog-axi)
- [XUANTIE-RV/wujian100\_open · ★ 2 032 · Verilog · RC](https://repo.masters-masters.com/repos/XUANTIE-RV/wujian100_open)
- [pConst/basic\_verilog · ★ 2 029 · Verilog · RC](https://repo.masters-masters.com/repos/pConst/basic_verilog)
- [olofk/serv · ★ 1 915 · Verilog · Bêta](https://repo.masters-masters.com/repos/olofk/serv)
- [ufrisk/pcileech-fpga · ★ 1 852 · Verilog · Bêta](https://repo.masters-masters.com/repos/ufrisk/pcileech-fpga)
- [ultraembedded/riscv · ★ 1 812 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/riscv)

---
Données : GitHub · Illustration : image publique du projet, pixelisée par RepoMasters.