# riscv-verification/RVVI

<https://repo.masters-masters.com/repos/riscv-verification/RVVI>

[Accueil](https://repo.masters-masters.com/) › [riscv-verification](https://repo.masters-masters.com/owners/riscv-verification) › [RVVI](https://repo.masters-masters.com/repos/riscv-verification/RVVI)

riscv-verification/RVVI, dépôt open source à 168 étoiles sur GitHub. Carte Prototype de RepoMasters. RISC-V Verification Interface Langage : SystemVerilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [riscv-verification](https://repo.masters-masters.com/owners/riscv-verification) |
| Étoiles | 168 |
| Forks | 23 |
| Langage | [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) |
| Licence | Aucune |
| Création | 2021 |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [riscv-verification/RVVI](https://github.com/riscv-verification/RVVI) |

## Fiche du dépôt

RISC-V Verification Interface

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## D’autres dépôts SystemVerilog

- [mbits-mirafra/SystemVerilogCourse · ★ 172 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/mbits-mirafra/SystemVerilogCourse)
- [mayurkubavat/UVM-Examples · ★ 169 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/mayurkubavat/UVM-Examples)
- [bsc-loca/sargantana · ★ 168 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/bsc-loca/sargantana)
- [munetomo-maruyama/mmRISC-2 · ★ 167 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/munetomo-maruyama/mmRISC-2)
- [srg320/Saturn\_MiSTer · ★ 166 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/srg320/Saturn_MiSTer)
- [gnodipac886/ViT-FPGA-TPU · ★ 165 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/gnodipac886/ViT-FPGA-TPU)

---
Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.