# rj45/rj32

<https://repo.masters-masters.com/repos/rj45/rj32>

[Accueil](https://repo.masters-masters.com/) › [rj45](https://repo.masters-masters.com/owners/rj45) › [rj32](https://repo.masters-masters.com/repos/rj45/rj32)

rj45/rj32, dépôt open source à 136 étoiles sur GitHub. Carte Prototype de RepoMasters. A 16-bit RISC CPU with 32 instructions built with Digital for running…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [rj45](https://repo.masters-masters.com/owners/rj45) |
| Étoiles | 136 |
| Forks | 20 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | MIT |
| Création | 2021 |
| Sujets | cpu, verilog, fpga, vga, dvi, simulator, simulation, processor |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [rj45/rj32](https://github.com/rj45/rj32) |

## Fiche du dépôt

A 16-bit RISC CPU with 32 instructions built with Digital for running on an FPGA.

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## D’autres dépôts Verilog

- [efabless/caravel\_mpw-one · ★ 138 · Verilog · Prototype](https://repo.masters-masters.com/repos/efabless/caravel_mpw-one)
- [NXP/i3c-slave-design · ★ 137 · Verilog · Prototype](https://repo.masters-masters.com/repos/NXP/i3c-slave-design)
- [mczerski/SD-card-controller · ★ 136 · Verilog · Prototype](https://repo.masters-masters.com/repos/mczerski/SD-card-controller)
- [virtualagc/agc\_simulation · ★ 135 · Verilog · Prototype](https://repo.masters-masters.com/repos/virtualagc/agc_simulation)
- [ekb0412/100DaysofRTL · ★ 135 · Verilog · Prototype](https://repo.masters-masters.com/repos/ekb0412/100DaysofRTL)
- [airin711/Verilog-caches · ★ 134 · Verilog · Prototype](https://repo.masters-masters.com/repos/airin711/Verilog-caches)

---
Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.