# rsd-devel/rsd

<https://repo.masters-masters.com/repos/rsd-devel/rsd>

[Accueil](https://repo.masters-masters.com/) › [rsd-devel](https://repo.masters-masters.com/owners/rsd-devel) › [rsd](https://repo.masters-masters.com/repos/rsd-devel/rsd)

rsd-devel/rsd, dépôt open source à 1 214 étoiles sur GitHub. Carte Bêta de RepoMasters. RSD: RISC-V Out-of-Order Superscalar Processor Langage : SystemVerilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [rsd-devel](https://repo.masters-masters.com/owners/rsd-devel) |
| Étoiles | 1 214 |
| Forks | 121 |
| Langage | [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) |
| Licence | Apache-2.0 |
| Création | 2019 |
| Rang | [Bêta (700 à 1 999 ★)](https://repo.masters-masters.com/ranks/box_office) |
| Voir sur GitHub | [rsd-devel/rsd](https://github.com/rsd-devel/rsd) |

## Fiche du dépôt

RSD: RISC-V Out-of-Order Superscalar Processor

Rang des dépôts qui ont 700 à 1 999 ★ sur GitHub. Probabilité publiée par carte tirée : 6 %. Rareté : Rare.

## D’autres dépôts SystemVerilog

- [hughperkins/VeriGPU · ★ 1 405 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/hughperkins/VeriGPU)
- [openhwfoundation/cv32e40p · ★ 1 319 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/openhwfoundation/cv32e40p)
- [hdl-util/hdmi · ★ 1 310 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/hdl-util/hdmi)
- [syntacore/scr1 · ★ 1 013 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/syntacore/scr1)
- [fpganinja/taxi · ★ 1 004 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/fpganinja/taxi)
- [chipsalliance/Cores-VeeR-EH1 · ★ 971 · SystemVerilog · Bêta](https://repo.masters-masters.com/repos/chipsalliance/Cores-VeeR-EH1)

---
Données : GitHub · Illustration : image publique du projet, pixelisée par RepoMasters.