# russdill/bch\_verilog

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russdill/bch\_verilog, dépôt open source à 139 étoiles sur GitHub. Carte Prototype de RepoMasters. Verilog based BCH encoder/decoder Langage : Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [russdill](https://repo.masters-masters.com/owners/russdill) |
| Étoiles | 139 |
| Forks | 48 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Aucune |
| Création | 2014 |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [russdill/bch\_verilog](https://github.com/russdill/bch_verilog) |

## Fiche du dépôt

Verilog based BCH encoder/decoder

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de russdill

- [russdill/tunsocks · ★ 344 · C · Alpha](https://repo.masters-masters.com/repos/russdill/tunsocks)
- [russdill/juniper-vpn-py · ★ 113 · Python · Prototype](https://repo.masters-masters.com/repos/russdill/juniper-vpn-py)

## D’autres dépôts Verilog

- [HDLForBeginners/Examples · ★ 140 · Verilog · Prototype](https://repo.masters-masters.com/repos/HDLForBeginners/Examples)
- [AngeloJacobo/RISC-V · ★ 139 · Verilog · Prototype](https://repo.masters-masters.com/repos/AngeloJacobo/RISC-V)
- [open-fpga/core-template · ★ 139 · Verilog · Prototype](https://repo.masters-masters.com/repos/open-fpga/core-template)
- [efabless/caravel\_mpw-one · ★ 138 · Verilog · Prototype](https://repo.masters-masters.com/repos/efabless/caravel_mpw-one)
- [NXP/i3c-slave-design · ★ 137 · Verilog · Prototype](https://repo.masters-masters.com/repos/NXP/i3c-slave-design)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.