# stevehoover/warp-v

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stevehoover/warp-v, dépôt open source à 257 étoiles sur GitHub. Carte Alpha de RepoMasters. WARP-V is an open-source RISC-V CPU core generator written in…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [stevehoover](https://repo.masters-masters.com/owners/stevehoover) |
| Étoiles | 257 |
| Forks | 60 |
| Langage | [TL-Verilog](https://repo.masters-masters.com/languages/tl-verilog) |
| Licence | BSD-3-Clause |
| Création | 2018 |
| Rang | [Alpha (250 à 699 ★)](https://repo.masters-masters.com/ranks/b_movie) |
| Voir sur GitHub | [stevehoover/warp-v](https://github.com/stevehoover/warp-v) |

## Fiche du dépôt

WARP-V is an open-source RISC-V CPU core generator written in TL-Verilog.

Rang des dépôts qui ont 250 à 699 ★ sur GitHub. Probabilité publiée par carte tirée : 20 %. Rareté : Peu commune.

## Autres dépôts de stevehoover

- [stevehoover/LF-Building-a-RISC-V-CPU-Core · ★ 519 · TL-Verilog · Alpha](https://repo.masters-masters.com/repos/stevehoover/LF-Building-a-RISC-V-CPU-Core)
- [stevehoover/RISC-V\_MYTH\_Workshop · ★ 105 · TL-Verilog · Prototype](https://repo.masters-masters.com/repos/stevehoover/RISC-V_MYTH_Workshop)

## D’autres dépôts TL-Verilog

- [stevehoover/LF-Building-a-RISC-V-CPU-Core · ★ 519 · TL-Verilog · Alpha](https://repo.masters-masters.com/repos/stevehoover/LF-Building-a-RISC-V-CPU-Core)
- [os-fpga/Virtual-FPGA-Lab · ★ 284 · TL-Verilog · Alpha](https://repo.masters-masters.com/repos/os-fpga/Virtual-FPGA-Lab)
- [stevehoover/RISC-V\_MYTH\_Workshop · ★ 105 · TL-Verilog · Prototype](https://repo.masters-masters.com/repos/stevehoover/RISC-V_MYTH_Workshop)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.