# stffrdhrn/sdram-controller

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stffrdhrn/sdram-controller, dépôt open source à 389 étoiles sur GitHub. Carte Alpha de RepoMasters. Verilog SDRAM memory controller Langage : Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [stffrdhrn](https://repo.masters-masters.com/owners/stffrdhrn) |
| Étoiles | 389 |
| Forks | 107 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Aucune |
| Création | 2015 |
| Rang | [Alpha (250 à 699 ★)](https://repo.masters-masters.com/ranks/b_movie) |
| Voir sur GitHub | [stffrdhrn/sdram-controller](https://github.com/stffrdhrn/sdram-controller) |

## Fiche du dépôt

Verilog SDRAM memory controller

Rang des dépôts qui ont 250 à 699 ★ sur GitHub. Probabilité publiée par carte tirée : 20 %. Rareté : Peu commune.

## D’autres dépôts Verilog

- [secworks/sha256 · ★ 394 · Verilog · Alpha](https://repo.masters-masters.com/repos/secworks/sha256)
- [Evensgn/RISC-V-CPU · ★ 392 · Verilog · Alpha](https://repo.masters-masters.com/repos/Evensgn/RISC-V-CPU)
- [Arlet/verilog-6502 · ★ 391 · Verilog · Alpha](https://repo.masters-masters.com/repos/Arlet/verilog-6502)
- [ridecore/ridecore · ★ 387 · Verilog · Alpha](https://repo.masters-masters.com/repos/ridecore/ridecore)
- [pulp-platform/cheshire · ★ 385 · Verilog · Alpha](https://repo.masters-masters.com/repos/pulp-platform/cheshire)
- [abdelazeem201/Systolic-array-implementation-in-RTL-for-TPU · ★ 382 · Verilog · Alpha](https://repo.masters-masters.com/repos/abdelazeem201/Systolic-array-implementation-in-RTL-for-TPU)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.