# syntacore/scr1

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syntacore/scr1, dépôt open source à 1 013 étoiles sur GitHub. Carte Bêta de RepoMasters. SCR1 is a high-quality open-source RISC-V MCU core in Verilog

| Champ | Valeur |
| --- | --- |
| Propriétaire | [syntacore](https://repo.masters-masters.com/owners/syntacore) |
| Étoiles | 1 013 |
| Forks | 367 |
| Langage | [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) |
| Licence | Aucune |
| Création | 2017 |
| Sujets | riscv, risc-v, rtl, verilog, rv32i, rv32e, rv32imc, rv32emc, ip, core |
| Rang | [Bêta (700 à 1 999 ★)](https://repo.masters-masters.com/ranks/box_office) |
| Voir sur GitHub | [syntacore/scr1](https://github.com/syntacore/scr1) |

## Fiche du dépôt

SCR1 is a high-quality open-source RISC-V MCU core in Verilog

Rang des dépôts qui ont 700 à 1 999 ★ sur GitHub. Probabilité publiée par carte tirée : 6 %. Rareté : Rare.

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Données : GitHub · Illustration : image publique du projet, pixelisée par RepoMasters.