# ufrisk/pcileech-fpga

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ufrisk/pcileech-fpga, dépôt open source à 1 852 étoiles sur GitHub. Carte Bêta de RepoMasters. FPGA modules used together with the PCILeech Direct Memory…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [ufrisk](https://repo.masters-masters.com/owners/ufrisk) |
| Étoiles | 1 852 |
| Forks | 397 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Aucune |
| Création | 2017 |
| Rang | [Bêta (700 à 1 999 ★)](https://repo.masters-masters.com/ranks/box_office) |
| Voir sur GitHub | [ufrisk/pcileech-fpga](https://github.com/ufrisk/pcileech-fpga) |

## Fiche du dépôt

FPGA modules used together with the PCILeech Direct Memory Access (DMA) Attack Software

Rang des dépôts qui ont 700 à 1 999 ★ sur GitHub. Probabilité publiée par carte tirée : 6 %. Rareté : Rare.

## Autres dépôts de ufrisk

- [ufrisk/pcileech · ★ 7 977 · C · Stable](https://repo.masters-masters.com/repos/ufrisk/pcileech)
- [ufrisk/MemProcFS · ★ 4 405 · C · RC](https://repo.masters-masters.com/repos/ufrisk/MemProcFS)
- [ufrisk/LeechCore · ★ 987 · C · Bêta](https://repo.masters-masters.com/repos/ufrisk/LeechCore)

## D’autres dépôts Verilog

- [pConst/basic\_verilog · ★ 2 029 · Verilog · RC](https://repo.masters-masters.com/repos/pConst/basic_verilog)
- [riscv-mcu/e203\_hbirdv2 · ★ 1 973 · Verilog · Bêta](https://repo.masters-masters.com/repos/riscv-mcu/e203_hbirdv2)
- [olofk/serv · ★ 1 915 · Verilog · Bêta](https://repo.masters-masters.com/repos/olofk/serv)
- [ultraembedded/riscv · ★ 1 812 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/riscv)
- [alexforencich/verilog-pcie · ★ 1 675 · Verilog · Bêta](https://repo.masters-masters.com/repos/alexforencich/verilog-pcie)
- [ZipCPU/zipcpu · ★ 1 597 · Verilog · Bêta](https://repo.masters-masters.com/repos/ZipCPU/zipcpu)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.