# ultraembedded/biriscv

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ultraembedded/biriscv, dépôt open source à 1 329 étoiles sur GitHub. Carte Bêta de RepoMasters. 32-bit Superscalar RISC-V CPU Langage : Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [ultraembedded](https://repo.masters-masters.com/owners/ultraembedded) |
| Étoiles | 1 329 |
| Forks | 205 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Apache-2.0 |
| Création | 2020 |
| Sujets | risc-v, rv32i, rv32im, superscalar, cpu, fpga, verilog, pipelined-processors, verilator, coremark |
| Rang | [Bêta (700 à 1 999 ★)](https://repo.masters-masters.com/ranks/box_office) |
| Voir sur GitHub | [ultraembedded/biriscv](https://github.com/ultraembedded/biriscv) |

## Fiche du dépôt

32-bit Superscalar RISC-V CPU

Rang des dépôts qui ont 700 à 1 999 ★ sur GitHub. Probabilité publiée par carte tirée : 6 %. Rareté : Rare.

## Autres dépôts de ultraembedded

- [ultraembedded/riscv · ★ 1 812 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/riscv)
- [ultraembedded/cores · ★ 940 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/cores)
- [ultraembedded/core\_ddr3\_controller · ★ 645 · Verilog · Alpha](https://repo.masters-masters.com/repos/ultraembedded/core_ddr3_controller)
- [ultraembedded/FPGAmp · ★ 307 · C · Alpha](https://repo.masters-masters.com/repos/ultraembedded/FPGAmp)
- [ultraembedded/core\_jpeg · ★ 283 · Verilog · Alpha](https://repo.masters-masters.com/repos/ultraembedded/core_jpeg)
- [ultraembedded/riscv\_soc · ★ 213 · Verilog · Prototype](https://repo.masters-masters.com/repos/ultraembedded/riscv_soc)

## D’autres dépôts Verilog

- [aolofsson/oh · ★ 1 440 · Verilog · Bêta](https://repo.masters-masters.com/repos/aolofsson/oh)
- [VerticalResearchGroup/miaow · ★ 1 431 · Verilog · Bêta](https://repo.masters-masters.com/repos/VerticalResearchGroup/miaow)
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- [Digital-EDA/Digital-IDE · ★ 1 191 · Verilog · Bêta](https://repo.masters-masters.com/repos/Digital-EDA/Digital-IDE)
- [circuitvalley/USB\_C\_Industrial\_Camera\_FPGA\_USB3 · ★ 1 170 · Verilog · Bêta](https://repo.masters-masters.com/repos/circuitvalley/USB_C_Industrial_Camera_FPGA_USB3)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.