# ultraembedded/core\_audio

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ultraembedded/core\_audio, dépôt open source à 101 étoiles sur GitHub. Carte Prototype de RepoMasters. Audio controller (I2S, SPDIF, DAC) Langage : Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [ultraembedded](https://repo.masters-masters.com/owners/ultraembedded) |
| Étoiles | 101 |
| Forks | 19 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | GPL-2.0 |
| Création | 2019 |
| Sujets | i2s, spdif, dac, audio, axi4-lite, verilog, fpga |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [ultraembedded/core\_audio](https://github.com/ultraembedded/core_audio) |

## Fiche du dépôt

Audio controller (I2S, SPDIF, DAC)

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de ultraembedded

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- [ultraembedded/biriscv · ★ 1 327 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/biriscv)
- [ultraembedded/cores · ★ 939 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/cores)
- [ultraembedded/core\_ddr3\_controller · ★ 644 · Verilog · Alpha](https://repo.masters-masters.com/repos/ultraembedded/core_ddr3_controller)
- [ultraembedded/FPGAmp · ★ 307 · C · Alpha](https://repo.masters-masters.com/repos/ultraembedded/FPGAmp)
- [ultraembedded/core\_jpeg · ★ 283 · Verilog · Alpha](https://repo.masters-masters.com/repos/ultraembedded/core_jpeg)

## D’autres dépôts Verilog

- [os-fpga/Raptor · ★ 101 · Verilog · Prototype](https://repo.masters-masters.com/repos/os-fpga/Raptor)
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- [dawsonjon/verilog-math · ★ 101 · Verilog · Prototype](https://repo.masters-masters.com/repos/dawsonjon/verilog-math)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.