# ultraembedded/core\_ddr3\_controller

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ultraembedded/core\_ddr3\_controller, dépôt open source à 644 étoiles sur GitHub. Carte Alpha de RepoMasters. A DDR3 memory controller in Verilog for various…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [ultraembedded](https://repo.masters-masters.com/owners/ultraembedded) |
| Étoiles | 644 |
| Forks | 111 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Aucune |
| Création | 2020 |
| Rang | [Alpha (250 à 699 ★)](https://repo.masters-masters.com/ranks/b_movie) |
| Voir sur GitHub | [ultraembedded/core\_ddr3\_controller](https://github.com/ultraembedded/core_ddr3_controller) |

## Fiche du dépôt

A DDR3 memory controller in Verilog for various FPGAs

Rang des dépôts qui ont 250 à 699 ★ sur GitHub. Probabilité publiée par carte tirée : 20 %. Rareté : Peu commune.

## Autres dépôts de ultraembedded

- [ultraembedded/riscv · ★ 1 811 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/riscv)
- [ultraembedded/biriscv · ★ 1 327 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/biriscv)
- [ultraembedded/cores · ★ 939 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/cores)
- [ultraembedded/FPGAmp · ★ 307 · C · Alpha](https://repo.masters-masters.com/repos/ultraembedded/FPGAmp)
- [ultraembedded/core\_jpeg · ★ 283 · Verilog · Alpha](https://repo.masters-masters.com/repos/ultraembedded/core_jpeg)
- [ultraembedded/riscv\_soc · ★ 212 · Verilog · Prototype](https://repo.masters-masters.com/repos/ultraembedded/riscv_soc)

## D’autres dépôts Verilog

- [jmahler/mips-cpu · ★ 660 · Verilog · Alpha](https://repo.masters-masters.com/repos/jmahler/mips-cpu)
- [fguzman82/gateGPT · ★ 656 · Verilog · Alpha](https://repo.masters-masters.com/repos/fguzman82/gateGPT)
- [dtysky/FPGA-Imaging-Library · ★ 644 · Verilog · Alpha](https://repo.masters-masters.com/repos/dtysky/FPGA-Imaging-Library)
- [The-OpenROAD-Project/OpenSTA · ★ 638 · Verilog · Alpha](https://repo.masters-masters.com/repos/The-OpenROAD-Project/OpenSTA)
- [SymbioticEDA/riscv-formal · ★ 634 · Verilog · Alpha](https://repo.masters-masters.com/repos/SymbioticEDA/riscv-formal)
- [seldridge/verilog · ★ 632 · Verilog · Alpha](https://repo.masters-masters.com/repos/seldridge/verilog)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.