# ultraembedded/core\_jpeg

<https://repo.masters-masters.com/repos/ultraembedded/core_jpeg>

[Accueil](https://repo.masters-masters.com/) › [ultraembedded](https://repo.masters-masters.com/owners/ultraembedded) › [core\_jpeg](https://repo.masters-masters.com/repos/ultraembedded/core_jpeg)

ultraembedded/core\_jpeg, dépôt open source à 283 étoiles sur GitHub. Carte Alpha de RepoMasters. High throughput JPEG decoder in Verilog for FPGA

| Champ | Valeur |
| --- | --- |
| Propriétaire | [ultraembedded](https://repo.masters-masters.com/owners/ultraembedded) |
| Étoiles | 283 |
| Forks | 53 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Apache-2.0 |
| Création | 2020 |
| Sujets | jpeg-decoder, verilog, fpga, mjpeg, motion-jpeg, verilog-hdl, axi-stream |
| Rang | [Alpha (250 à 699 ★)](https://repo.masters-masters.com/ranks/b_movie) |
| Voir sur GitHub | [ultraembedded/core\_jpeg](https://github.com/ultraembedded/core_jpeg) |

## Fiche du dépôt

High throughput JPEG decoder in Verilog for FPGA

Rang des dépôts qui ont 250 à 699 ★ sur GitHub. Probabilité publiée par carte tirée : 20 %. Rareté : Peu commune.

## Autres dépôts de ultraembedded

- [ultraembedded/riscv · ★ 1 811 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/riscv)
- [ultraembedded/biriscv · ★ 1 327 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/biriscv)
- [ultraembedded/cores · ★ 939 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/cores)
- [ultraembedded/core\_ddr3\_controller · ★ 644 · Verilog · Alpha](https://repo.masters-masters.com/repos/ultraembedded/core_ddr3_controller)
- [ultraembedded/FPGAmp · ★ 307 · C · Alpha](https://repo.masters-masters.com/repos/ultraembedded/FPGAmp)
- [ultraembedded/riscv\_soc · ★ 212 · Verilog · Prototype](https://repo.masters-masters.com/repos/ultraembedded/riscv_soc)

## D’autres dépôts Verilog

- [kramble/FPGA-Litecoin-Miner · ★ 292 · Verilog · Alpha](https://repo.masters-masters.com/repos/kramble/FPGA-Litecoin-Miner)
- [openasic-org/xk265 · ★ 292 · Verilog · Alpha](https://repo.masters-masters.com/repos/openasic-org/xk265)
- [chipsalliance/f4pga-examples · ★ 290 · Verilog · Alpha](https://repo.masters-masters.com/repos/chipsalliance/f4pga-examples)
- [GideonZ/1541ultimate · ★ 276 · Verilog · Alpha](https://repo.masters-masters.com/repos/GideonZ/1541ultimate)
- [hamsternz/DisplayPort\_Verilog · ★ 276 · Verilog · Alpha](https://repo.masters-masters.com/repos/hamsternz/DisplayPort_Verilog)
- [brianbennett/fpga\_nes · ★ 275 · Verilog · Alpha](https://repo.masters-masters.com/repos/brianbennett/fpga_nes)

---
Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.