# ultraembedded/cores

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ultraembedded/cores, dépôt open source à 940 étoiles sur GitHub. Carte Bêta de RepoMasters. Various HDL (Verilog) IP Cores Langage : Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [ultraembedded](https://repo.masters-masters.com/owners/ultraembedded) |
| Étoiles | 940 |
| Forks | 238 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Aucune |
| Création | 2015 |
| Sujets | verilog, rtl, verilog-hdl, fpga, verilator, verilog-components, asic, sdram, sram, audio |
| Rang | [Bêta (700 à 1 999 ★)](https://repo.masters-masters.com/ranks/box_office) |
| Voir sur GitHub | [ultraembedded/cores](https://github.com/ultraembedded/cores) |

## Fiche du dépôt

Various HDL (Verilog) IP Cores

Rang des dépôts qui ont 700 à 1 999 ★ sur GitHub. Probabilité publiée par carte tirée : 6 %. Rareté : Rare.

## Autres dépôts de ultraembedded

- [ultraembedded/riscv · ★ 1 812 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/riscv)
- [ultraembedded/biriscv · ★ 1 329 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/biriscv)
- [ultraembedded/core\_ddr3\_controller · ★ 645 · Verilog · Alpha](https://repo.masters-masters.com/repos/ultraembedded/core_ddr3_controller)
- [ultraembedded/FPGAmp · ★ 307 · C · Alpha](https://repo.masters-masters.com/repos/ultraembedded/FPGAmp)
- [ultraembedded/core\_jpeg · ★ 283 · Verilog · Alpha](https://repo.masters-masters.com/repos/ultraembedded/core_jpeg)
- [ultraembedded/riscv\_soc · ★ 213 · Verilog · Prototype](https://repo.masters-masters.com/repos/ultraembedded/riscv_soc)

## D’autres dépôts Verilog

- [odriverobotics/ODriveHardware · ★ 1 110 · Verilog · Bêta](https://repo.masters-masters.com/repos/odriverobotics/ODriveHardware)
- [mntmn/amiga2000-gfxcard · ★ 1 021 · Verilog · Bêta](https://repo.masters-masters.com/repos/mntmn/amiga2000-gfxcard)
- [WangXuan95/FPGA-FOC · ★ 994 · Verilog · Bêta](https://repo.masters-masters.com/repos/WangXuan95/FPGA-FOC)
- [WangXuan95/FPGA-USB-Device · ★ 934 · Verilog · Bêta](https://repo.masters-masters.com/repos/WangXuan95/FPGA-USB-Device)
- [open-sdr/openwifi-hw · ★ 916 · Verilog · Bêta](https://repo.masters-masters.com/repos/open-sdr/openwifi-hw)
- [FeSens/openTPU · ★ 898 · Verilog · Bêta](https://repo.masters-masters.com/repos/FeSens/openTPU)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.