# ultraembedded/openlogicbit

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ultraembedded/openlogicbit, dépôt open source à 178 étoiles sur GitHub. Carte Prototype de RepoMasters. Open-source Logic Analyzer gateware for various FPGA…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [ultraembedded](https://repo.masters-masters.com/owners/ultraembedded) |
| Étoiles | 178 |
| Forks | 24 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Apache-2.0 |
| Création | 2021 |
| Sujets | fpga, logic-analyzer, xilinx-fpga, lattice-fpga, altera-fpga, ftdi232h, ftdi2232h, digital-signal-analyzer, verilog |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [ultraembedded/openlogicbit](https://github.com/ultraembedded/openlogicbit) |

## Fiche du dépôt

Open-source Logic Analyzer gateware for various FPGA dev boards/replacement gateware for commercially available logic analyzers.

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de ultraembedded

- [ultraembedded/riscv · ★ 1 812 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/riscv)
- [ultraembedded/biriscv · ★ 1 327 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/biriscv)
- [ultraembedded/cores · ★ 940 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/cores)
- [ultraembedded/core\_ddr3\_controller · ★ 644 · Verilog · Alpha](https://repo.masters-masters.com/repos/ultraembedded/core_ddr3_controller)
- [ultraembedded/FPGAmp · ★ 307 · C · Alpha](https://repo.masters-masters.com/repos/ultraembedded/FPGAmp)
- [ultraembedded/core\_jpeg · ★ 283 · Verilog · Alpha](https://repo.masters-masters.com/repos/ultraembedded/core_jpeg)

## D’autres dépôts Verilog

- [nanamake/r22sdf · ★ 179 · Verilog · Prototype](https://repo.masters-masters.com/repos/nanamake/r22sdf)
- [lamda-bbo/Open3DBench · ★ 179 · Verilog · Prototype](https://repo.masters-masters.com/repos/lamda-bbo/Open3DBench)
- [denandz/lpc\_sniffer\_tpm · ★ 178 · Verilog · Prototype](https://repo.masters-masters.com/repos/denandz/lpc_sniffer_tpm)
- [DreamSourceLab/DSLogic-hdl · ★ 177 · Verilog · Prototype](https://repo.masters-masters.com/repos/DreamSourceLab/DSLogic-hdl)
- [mustafabbas/ECE1373\_2016\_hft\_on\_fpga · ★ 176 · Verilog · Prototype](https://repo.masters-masters.com/repos/mustafabbas/ECE1373_2016_hft_on_fpga)
- [MiSTer-devel/NeoGeo\_MiSTer · ★ 176 · Verilog · Prototype](https://repo.masters-masters.com/repos/MiSTer-devel/NeoGeo_MiSTer)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.