# ultraembedded/riscv

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ultraembedded/riscv, dépôt open source à 1 812 étoiles sur GitHub. Carte Bêta de RepoMasters. RISC-V CPU Core (RV32IM) Langage : Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [ultraembedded](https://repo.masters-masters.com/owners/ultraembedded) |
| Étoiles | 1 812 |
| Forks | 294 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | BSD-3-Clause |
| Création | 2014 |
| Sujets | risc-v, cpu, verilog, fpga, verilator, rv32im, rv32i, riscv-linux, pipeline-processor, asic |
| Rang | [Bêta (700 à 1 999 ★)](https://repo.masters-masters.com/ranks/box_office) |
| Voir sur GitHub | [ultraembedded/riscv](https://github.com/ultraembedded/riscv) |

## Fiche du dépôt

RISC-V CPU Core (RV32IM)

Rang des dépôts qui ont 700 à 1 999 ★ sur GitHub. Probabilité publiée par carte tirée : 6 %. Rareté : Rare.

## Autres dépôts de ultraembedded

- [ultraembedded/biriscv · ★ 1 329 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/biriscv)
- [ultraembedded/cores · ★ 940 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/cores)
- [ultraembedded/core\_ddr3\_controller · ★ 645 · Verilog · Alpha](https://repo.masters-masters.com/repos/ultraembedded/core_ddr3_controller)
- [ultraembedded/FPGAmp · ★ 307 · C · Alpha](https://repo.masters-masters.com/repos/ultraembedded/FPGAmp)
- [ultraembedded/core\_jpeg · ★ 283 · Verilog · Alpha](https://repo.masters-masters.com/repos/ultraembedded/core_jpeg)
- [ultraembedded/riscv\_soc · ★ 213 · Verilog · Prototype](https://repo.masters-masters.com/repos/ultraembedded/riscv_soc)

## D’autres dépôts Verilog

- [riscv-mcu/e203\_hbirdv2 · ★ 1 970 · Verilog · Bêta](https://repo.masters-masters.com/repos/riscv-mcu/e203_hbirdv2)
- [olofk/serv · ★ 1 914 · Verilog · Bêta](https://repo.masters-masters.com/repos/olofk/serv)
- [ufrisk/pcileech-fpga · ★ 1 850 · Verilog · Bêta](https://repo.masters-masters.com/repos/ufrisk/pcileech-fpga)
- [alexforencich/verilog-pcie · ★ 1 675 · Verilog · Bêta](https://repo.masters-masters.com/repos/alexforencich/verilog-pcie)
- [ZipCPU/zipcpu · ★ 1 597 · Verilog · Bêta](https://repo.masters-masters.com/repos/ZipCPU/zipcpu)
- [XUANTIE-RV/openc910 · ★ 1 491 · Verilog · Bêta](https://repo.masters-masters.com/repos/XUANTIE-RV/openc910)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.