# ultraembedded/riscv\_soc

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ultraembedded/riscv\_soc, dépôt open source à 213 étoiles sur GitHub. Carte Prototype de RepoMasters. Basic RISC-V Test SoC Langage : Verilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [ultraembedded](https://repo.masters-masters.com/owners/ultraembedded) |
| Étoiles | 213 |
| Forks | 40 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | Aucune |
| Création | 2019 |
| Sujets | risc-v, system-on-chip, verilog, systemc, fpga-soc, fpga-soc-linux, linux, riscv-linux |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [ultraembedded/riscv\_soc](https://github.com/ultraembedded/riscv_soc) |

## Fiche du dépôt

Basic RISC-V Test SoC

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de ultraembedded

- [ultraembedded/riscv · ★ 1 812 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/riscv)
- [ultraembedded/biriscv · ★ 1 329 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/biriscv)
- [ultraembedded/cores · ★ 940 · Verilog · Bêta](https://repo.masters-masters.com/repos/ultraembedded/cores)
- [ultraembedded/core\_ddr3\_controller · ★ 645 · Verilog · Alpha](https://repo.masters-masters.com/repos/ultraembedded/core_ddr3_controller)
- [ultraembedded/FPGAmp · ★ 307 · C · Alpha](https://repo.masters-masters.com/repos/ultraembedded/FPGAmp)
- [ultraembedded/core\_jpeg · ★ 283 · Verilog · Alpha](https://repo.masters-masters.com/repos/ultraembedded/core_jpeg)

## D’autres dépôts Verilog

- [cucapra/filament · ★ 215 · Verilog · Prototype](https://repo.masters-masters.com/repos/cucapra/filament)
- [MIPSfpga/schoolMIPS · ★ 214 · Verilog · Prototype](https://repo.masters-masters.com/repos/MIPSfpga/schoolMIPS)
- [mirkat1206/2021\_Spring\_NCTU\_ICLAB · ★ 214 · Verilog · Prototype](https://repo.masters-masters.com/repos/mirkat1206/2021_Spring_NCTU_ICLAB)
- [zach0zhang/Single\_instruction\_cycle\_OpenMIPS · ★ 210 · Verilog · Prototype](https://repo.masters-masters.com/repos/zach0zhang/Single_instruction_cycle_OpenMIPS)
- [risclite/R8051 · ★ 209 · Verilog · Prototype](https://repo.masters-masters.com/repos/risclite/R8051)
- [Juniper/open-register-design-tool · ★ 209 · Verilog · Prototype](https://repo.masters-masters.com/repos/Juniper/open-register-design-tool)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.