# zeroasiccorp/wildebeest

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zeroasiccorp/wildebeest, dépôt open source à 146 étoiles sur GitHub. Carte Prototype de RepoMasters. FPGA synthesis tool Langage : SystemVerilog.

| Champ | Valeur |
| --- | --- |
| Propriétaire | [zeroasiccorp](https://repo.masters-masters.com/owners/zeroasiccorp) |
| Étoiles | 146 |
| Forks | 8 |
| Langage | [SystemVerilog](https://repo.masters-masters.com/languages/systemverilog) |
| Licence | Apache-2.0 |
| Création | 2025 |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [zeroasiccorp/wildebeest](https://github.com/zeroasiccorp/wildebeest) |

## Fiche du dépôt

FPGA synthesis tool

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de zeroasiccorp

- [zeroasiccorp/switchboard · ★ 325 · Python · Alpha](https://repo.masters-masters.com/repos/zeroasiccorp/switchboard)
- [zeroasiccorp/umi · ★ 172 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/zeroasiccorp/umi)

## D’autres dépôts SystemVerilog

- [WangXuan95/FPGA-SATA-HBA · ★ 148 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/WangXuan95/FPGA-SATA-HBA)
- [ic-lab-duth/RISC-V-Vector · ★ 147 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/ic-lab-duth/RISC-V-Vector)
- [amd/mini-isp · ★ 147 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/amd/mini-isp)
- [chipsalliance/uvm-verilator · ★ 143 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/chipsalliance/uvm-verilator)
- [pulp-platform/register\_interface · ★ 141 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/pulp-platform/register_interface)
- [marcoz001/axi-uvm · ★ 140 · SystemVerilog · Prototype](https://repo.masters-masters.com/repos/marcoz001/axi-uvm)

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Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.