# zslwyuan/Basic-SIMD-Processor-Verilog-Tutorial

<https://repo.masters-masters.com/repos/zslwyuan/Basic-SIMD-Processor-Verilog-Tutorial>

[Accueil](https://repo.masters-masters.com/) › [zslwyuan](https://repo.masters-masters.com/owners/zslwyuan) › [Basic-SIMD-Processor-Verilog-Tutorial](https://repo.masters-masters.com/repos/zslwyuan/Basic-SIMD-Processor-Verilog-Tutorial)

zslwyuan/Basic-SIMD-Processor-Verilog-Tutorial, dépôt open source à 160 étoiles sur GitHub. Carte Prototype de RepoMasters. Implementation of a simple SIMD…

| Champ | Valeur |
| --- | --- |
| Propriétaire | [zslwyuan](https://repo.masters-masters.com/owners/zslwyuan) |
| Étoiles | 160 |
| Forks | 38 |
| Langage | [Verilog](https://repo.masters-masters.com/languages/verilog) |
| Licence | GPL-3.0 |
| Création | 2018 |
| Sujets | simd, processor, verilog, processor-design, verilog-project, multiplier, adder, instruction-set-architecture, cadence-virtuoso, cpu |
| Rang | [Prototype (100 à 249 ★)](https://repo.masters-masters.com/ranks/rush) |
| Voir sur GitHub | [zslwyuan/Basic-SIMD-Processor-Verilog-Tutorial](https://github.com/zslwyuan/Basic-SIMD-Processor-Verilog-Tutorial) |

## Fiche du dépôt

Implementation of a simple SIMD processor in Verilog, core of which is a 16-bit SIMD ALU. 2's compliment calculations are implemented in this ALU. The ALU operation will take two clocks. The first clock cycle will be used to load values into the registers. The second will be for performing the oper…

Rang des dépôts qui ont 100 à 249 ★ sur GitHub. Probabilité publiée par carte tirée : 70 %. Rareté : Commune.

## Autres dépôts de zslwyuan

- [zslwyuan/AMF-Placer · ★ 116 · C++ · Prototype](https://repo.masters-masters.com/repos/zslwyuan/AMF-Placer)
- [zslwyuan/LLVM-9.0-Learner-Tutorial · ★ 104 · C++ · Prototype](https://repo.masters-masters.com/repos/zslwyuan/LLVM-9.0-Learner-Tutorial)

## D’autres dépôts Verilog

- [TimRudy/ice-chips-verilog · ★ 160 · Verilog · Prototype](https://repo.masters-masters.com/repos/TimRudy/ice-chips-verilog)
- [KASIRGA-KIZIL/tekno-kizil · ★ 160 · Verilog · Prototype](https://repo.masters-masters.com/repos/KASIRGA-KIZIL/tekno-kizil)
- [Kyrie-T/HPMM · ★ 160 · Verilog · Prototype](https://repo.masters-masters.com/repos/Kyrie-T/HPMM)
- [MasLiang/CNN-On-FPGA · ★ 159 · Verilog · Prototype](https://repo.masters-masters.com/repos/MasLiang/CNN-On-FPGA)

---
Données : GitHub · Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage.