PrototypeCommune
AngeloJacobo/RISC-V
Design implementation of the RV32I Core in Verilog HDL with Zicsr extension
- Propriétaire
- AngeloJacobo (compte personnel)
- Étoiles
- Étoiles : 139
- Forks
- Forks : 11
- Langage
- Verilog
- Licence
- MIT
- Création
- 2022
- Sujets
- risc-vverilogrv32irv32cpuriscv5-stage-pipelineformal-verification
- Rang
- Prototype (100 à 249 ★) Ce que veut dire ce rang
Autres dépôts de AngeloJacobo
Les 3 dépôts de AngeloJacobo- AngeloJacobo/UberDDR3Étoiles : 497VerilogAlpha
- AngeloJacobo/FPGA_Book_ExperimentsÉtoiles : 203VerilogPrototype
D’autres dépôts Verilog
Tous les dépôts Verilog- RongyeL/EasyAXIÉtoiles : 140VerilogPrototype
- russdill/bch_verilogÉtoiles : 139VerilogPrototype
- open-fpga/core-templateÉtoiles : 139VerilogPrototype
- efabless/caravel_mpw-oneÉtoiles : 138VerilogPrototype
- NXP/i3c-slave-designÉtoiles : 137VerilogPrototype