PrototypeCommune
RISC-KC/basic_rv32s
🎓 Instructional RISC-V processor design framework: single-cycle to 5-stage pipeline with FPGA verification and complete learning guidelines! A RISC-V CPU design guideline.
- Propriétaire
- RISC-KC (organisation)
- Étoiles
- Étoiles : 113
- Forks
- Forks : 11
- Langage
- Verilog
- Licence
- MIT
- Création
- 2024
- Sujets
- computer-architecturecomputer-sciencecpudhrystonefpgahdlprocessorprocessor-designrisc-vriscv
- Rang
- Prototype (100 à 249 ★) Ce que veut dire ce rang
D’autres dépôts Verilog
Tous les dépôts Verilog- MIPSfpga/mipsfpga-plusÉtoiles : 113VerilogPrototype
- ispras/hdl-benchmarksÉtoiles : 113VerilogPrototype
- lucysrausch/colorlight-led-cubeÉtoiles : 113VerilogPrototype