Illustration dessinée par RepoMasters à partir de l’identifiant du dépôt et de la couleur de son langage. Crédits

RCÉpique

darklife/darkriscv

opensouce RISC-V cpu core implemented in Verilog from scratch in one night!

Propriétaire: darklife (organisation)
Étoiles: Étoiles : 2 632
Forks: Forks : 331
Langage: Verilog
Licence: BSD-3-Clause
Création: 2018
Sujets: riscvverilogrisc-vfpgacore
Rang: RC (2 000 à 4 999 ★) Ce que veut dire ce rang

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