PrototypeCommune
Juniper/open-register-design-tool
Tool to generate register RTL, models, and docs using SystemRDL or JSpec input
- Propriétaire
- Juniper (organisation)
- Étoiles
- Étoiles : 209
- Forks
- Forks : 74
- Langage
- Verilog
- Licence
- Apache-2.0
- Création
- 2016
- Sujets
- systemrdljspecedaasicfpgaregistersuvmsystemverilogregister-descriptionssystemrdl-compiler
- Rang
- Prototype (100 à 249 ★) Ce que veut dire ce rang
Autres dépôts de Juniper
Les 18 dépôts de Juniper- Juniper/py-junos-ezncÉtoiles : 717PythonBêta
- Juniper/warp17Étoiles : 451CAlpha
- Juniper/contrail-controllerÉtoiles : 436Alpha
- Juniper/libxoÉtoiles : 349CAlpha
- Juniper/ansible-junos-stdlibÉtoiles : 340PythonAlpha
- Juniper/go-netconfÉtoiles : 261GoAlpha
D’autres dépôts Verilog
Tous les dépôts Verilog- ultraembedded/riscv_socÉtoiles : 212VerilogPrototype
- zach0zhang/Single_instruction_cycle_OpenMIPSÉtoiles : 210VerilogPrototype
- risclite/R8051Étoiles : 209VerilogPrototype
- strigeus/fpganesÉtoiles : 208VerilogPrototype
- randyrossi/vicii-kawariÉtoiles : 205VerilogPrototype
- Lichee-Pi/Tang_E203_MiniÉtoiles : 204VerilogPrototype