BêtaRare
chipsalliance/verible
Verible is a suite of SystemVerilog developer tools, including a parser, style-linter, formatter and language server
- Propriétaire
- chipsalliance (organisation)
- Étoiles
- Étoiles : 1 974
- Forks
- Forks : 314
- Langage
- C++
- Licence
- Aucune
- Création
- 2019
- Sujets
- systemveriloglexeryaccsyntax-treelinterformatterparsersystemverilog-parserstyle-linterhacktoberfest
- Rang
- Bêta (700 à 1 999 ★) Ce que veut dire ce rang
Autres dépôts de chipsalliance
Les 29 dépôts de chipsalliance- chipsalliance/chiselÉtoiles : 4 826ScalaRC
- chipsalliance/rocket-chipÉtoiles : 3 895ScalaRC
- chipsalliance/riscv-dvÉtoiles : 1 375PythonBêta
- chipsalliance/Cores-VeeR-EH1Étoiles : 971SystemVerilogBêta
- chipsalliance/firrtlÉtoiles : 748ScalaBêta
- chipsalliance/chisel-templateÉtoiles : 709ShellBêta
D’autres dépôts C++
Tous les dépôts C++- patrikhuber/eosÉtoiles : 1 982C++Bêta
- numworks/epsilonÉtoiles : 1 979C++Bêta
- rlguy/Blender-FLIP-FluidsÉtoiles : 1 974C++Bêta
- facebookincubator/spectrumÉtoiles : 1 972C++Bêta
- logcabin/logcabinÉtoiles : 1 971C++Bêta
- google/xlsÉtoiles : 1 971C++Bêta