PrototypeCommune
eminfedar/fedar-f1-rv64im
5-Stage Pipelined RV64IM RISC-V CPU design in Verilog.
- Propriétaire
- eminfedar (compte personnel)
- Étoiles
- Étoiles : 215
- Forks
- Forks : 21
- Langage
- Verilog
- Licence
- MIT
- Création
- 2021
- Sujets
- riscv64riscvriscv64imcore
- Rang
- Prototype (100 à 249 ★) Ce que veut dire ce rang
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