PrototypeCommune
chenyuliu577-cyber/jyd-rv32i-fpga-core
Educational RV32I FPGA CPU/SoC project organized for JYD RISC-V contest-style Vivado reconstruction and verification.
- Propriétaire
- chenyuliu577-cyber (compte personnel)
- Étoiles
- Étoiles : 155
- Forks
- Forks : 32
- Langage
- SystemVerilog
- Licence
- MIT
- Création
- 2026
- Sujets
- computer-architecturecontestcpudigital-designeducationfpgahardware-designriscvrv32isystemverilog
- Rang
- Prototype (100 à 249 ★) Ce que veut dire ce rang
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